L'analyse de testabilité des cartes électroniques

Le test des cartes électroniques est, depuis quelques années, un domaine en perpétuelle évolution : les fabricants de testeurs rivalisent d’ingéniosité pour proposer de nouvelles techniques de test, visant à compenser la réduction d’accessibilité et de contrôlabilité des cartes électroniques et réduire le coût du test :

  • au niveau des investissements,
  • au niveau des développements des logiciels de test.

Accessibilité, contrôlabilité, coût du test : ces trois paramètres sont, depuis toujours, les métriques qui permettent de mesurer une caractéristique trop souvent laissée pour compte : LA TESTABILITÉ.

Jusqu’à un passé proche, les ingénieurs de test ont toujours su, par leurs compétences et leur expérience, palier à une mauvaise prise en compte de cette caractéristique lors des phases de conception. Aujourd’hui, la structure, la densité, la complexité des composants électroniques utilisés sur les cartes électroniques ne permettent plus de traiter la testabilité à posteriori.

Elle doit être considérée comme une caractéristique à part entière et être analysée comme telle lors des phases de conception sous ces deux aspects principaux :

  • La testabilité fonctionnelle réalisée au niveau du schéma
  • L’accessibilité physique aux différentes équipotentielles, soit les points de test définis lors du placement/routage.

Cette analyse de testabilité doit bien évidemment être conduite en prenant en compte la ou les techniques de test utilisables, en fonction des moyens de test disponibles.

Les limitations d’une analyse manuelle

Les impératifs liés au test des cartes électroniques sont généralement méconnus des ingénieurs de conception.
Ils ne reçoivent en général que quelques consignes le plus souvent floues dans ce domaine : leur intérêt principal consiste à concevoir une carte dans un délai et dans une enveloppe financière donnés ; trop souvent, ils sont éloignés de ce qu’il advient de leur schéma, dès lors qu’il devient une réalité physique.
Dans le moins mauvais des cas (!), ils reçoivent des remarques des ingénieurs de test : trop souvent, ces informations leur parviennent alors qu’ils ont abordé un autre projet et en tenir compte aurait des répercussions trop importantes sur le délai (donc sur le coût) de réalisation de la carte.
L’analyse de testabilité est donc jusqu’à aujourd’hui une tâche exclusivement réservée aux ingénieurs de test. Elle est réalisée manuellement à partir des schémas électriques fournis par les concepteurs.
A partir de ce document papier, l’analyse consiste à vérifier que le programme de test, qu’il soit fonctionnel, In-Circuit, Boundary Scan ou MDA, pourra être réalisé avec l’objectif de s’assurer qu’un maximum de défauts potentiels pourra être révélé lors des tests de production. Cette méthode recèle un grand nombre de limitations, à la fois techniques et économiques.

La structure des schémas électriques

Les schémas des cartes électroniques actuelles sont constitués en général de plusieurs feuillets (2 à 20 suivant la taille des cartes). Une équipotentielle utilisée sur plusieurs de ces feuillets est repérée à l’aide de renvois souvent difficiles à suivre.

La complexité des composants utilisés

Les cartes électroniques actuelles sont bâties autour de circuits spécifiques (ASIC et FPGA), de microprocesseurs et périphériques. Les composants de moindre complexité assurent le bon fonctionnement du tout.
Les connaissances de ces composants nécessaires pour réaliser manuellement les analyses de testabilité demandent souvent l’intervention de personnels qualifiés, de grande technicité. De plus, la compréhension de leur fonctionnement demande des heures, voire des journées.

La place dans le cycle de conception

Lorsqu’une analyse manuelle est réalisée, elle l’est souvent à un moment critique du cycle de conception : les contraintes de délai liées à l’ensemble du projet impliquent quasi systématiquement un créneau de temps très étroit alloué à ces analyses : leur caractère n’étant pas jugé essentiel, vu de la conception, leur réalisation n’est que rarement faite avec la rigueur nécessaire.
Une telle démarche conduit irrémédiablement à des impasses lors des tests de production. Dans ces conditions, face à l’enjeu économique que représente le test de production des cartes électroniques, il existe trois réponses possibles :

  • Faire l’impasse sur la qualité des tests. Autant la qualité d’un test fonctionnel peut être mesurée dès lors qu’une simulation de fautes a été réalisée, autant celle d’un test In-Circuit est trop souvent inconnue : les configurations difficiles à tester (à cause de problèmes de testabilité), les composants complexes pour lesquels il n’existe pas de vecteurs de test.
  • Privilégier le contrôle de procédé plutôt que le contrôle du produit. Cette approche influence indéniablement le coût des tests de production, mais le risque d’intégrer des cartes électroniques défaillantes sur des équipements est grand. Les tests d’intégration n’ayant pas une exhaustivité connue, ces défauts peuvent se révéler lors de l’utilisation finale de l’équipement avec un impact très négatif sur l’image de l’équipement et de son fournisseur. En tout état de cause, le contrôle de procédé ne répond pas aux impératifs de maintenance.
  • Responsabiliser l’ensemble des acteurs : concepteurs, équipes d’industrialisation et de production, services de maintenance. Cette démarche implique d’optimiser le développement des programmes de test et leur utilisation en plaçant dans la chaîne de conception des moyens efficaces pour prendre en compte les contraintes de test. Elle influence en particulier la durée de mise au point des cartes prototypes, leur vérification en production et l’efficacité de la maintenance.

Un concept nouveau !

L’analyse automatique de testabilité des cartes électroniques.

Dans le monde de la conception des ASIC, l’analyse de testabilité est devenue rapidement une question centrale : les réponses ont été apportées par la disponibilité sur le marché d’outils logiciels permettant de réaliser une analyse efficace, et surtout intégrée dans les systèmes de conception.
C’est pour apporter le même type de réponse au monde de la conception des cartes électroniques que le produit TestWay a été conçu et réalisé par la société ASTER Ingénierie.

Que fait TestWay, quels objectifs ?

Issu de l’expérience d’ingénieurs de test, TestWay a été conçu et réalisé pour permettre la construction de la testabilité des cartes électroniques parallèlement et de façon concourante à leur conception fonctionnelle.
Afin d’éviter “les bonnes raisons de ne pas prendre en compte la testabilité”, les objectifs suivants ont été fixés :

  • L’utilisation de TestWay nécessite une intervention minimale de l’utilisateur. La mise en œuvre est simple : l’outil en lui-même capitalise les connaissances nécessaires pour permettre de traiter la testabilité par des utilisateurs non spécialistes du domaine.
  • Les informations utilisées par TestWay sont disponibles dans n’importe quel environnement. TestWay s’adapte à l’ensemble de l’offre CAO du marché. Il exploite la nomenclature (partlist) et les interconnexions (netlist).
  • La description des composants est réalisée de façon simple et optimum. Chaque composant est décrit dans un modèle à partir de classes et de propriétés relatives à la testabilité au niveau de la fonction globale du composant (exemple : MICROPROCESSEUR, RAM … ) et de celle de chacune de ses broches (exemple : horloge, broche de commande).
OCTAL D-Type Flip-Flop With 3-State outputs
  Device : 54574;
  Class : BUFFER, TRISTATE ;
  Pins :
        1,    OE,   IN,      CMD     &
        2,    O0,   OUT,     TRI     &
        3,    D0,   IN               &
        4,    D1,   IN               &
        5,    O1,   OUT,     TRI     &
        6,    O2,   OUT,     TRI     &
        7,    D2,   IN               &
        8,    D3,   IN               &
        9,    O3,   OUT,     TRI     &
        10,   GND,  POWER_0          &
        11,   CP,   IN,      CLK     &
        12,   O4,   OUT,     TRI     &
        13,   D4,   IN               &
        14,   D5,   IN               &
        15,   O5,   OUT,     TRI     &
        16,   O6,   OUT,     TRI     &
        17,   D6,   IN               &
        18,   D7,   IN               &
        19,   O7,   OUT,     TRI     &
        20,   VCC,  POWER_1          ;

Figure 1 : OCTAL D-Type Flip-Flop With 3-State outputs

Ce choix évite les embûches liées aux modèles de simulation qui eux, doivent décrire dans le détail les fonctionnalités des composants : leur coût et leur disponibilité sont deux des raisons principales pour lesquelles la simulation n’est que partiellement utilisée par les concepteurs.

  • Les règles de testabilité vérifiées par TestWay couvrent les besoins liés aux différentes approches de test des cartes électroniques. TestWay est doté d’un ensemble de règles de testabilité sélectionnables en fonction de la ou des techniques de test pratiquées en production. Ces règles sont issues des documents normatifs existants (MIL STD 2165, NATO STANAG 4428) et des manuels qualité d’entreprises industrielles.
  • Les algorithmes de traitement sont rapides et efficaces. Le traitement d’une carte est réalisé en quelques minutes.
  • TestWay génère automatiquement le rapport d’analyse de testabilité pour la carte considérée. Pour chacune des règles sélectionnées, les problèmes de testabilité sont rapportés en langage naturel.
    Ce rapport peut être exploité soit de façon classique – la correction des problèmes est réalisée par le concepteur à partir du rapport ; soit de façon dynamique – une liaison entre le rapport et le logiciel de schématique permet, dans ce cas, de visualiser directement le problème de testabilité sur le schéma.
  • TestWay est disponible sur station de travail UNIX et sur PC dans l’environnement Microsoft Windows.

Les avantages apportés par TestWay

L’originalité de TestWay réside principalement dans le fait que l’analyse de testabilité des cartes électroniques est réalisée :

  • Automatiquement,
  • Au bon moment,
  • Systématiquement,
  • Rapidement,
  • Economiquement.

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